SoC Design MoCC
pourquoi ?
validation
déterminisme
sûreté de fonctionnement
calcul ordonnancement
synthèse
méthodes
simulation
vérification formelle
preuve
model checking
propriétés discriminantes
abstraction du temps
temps chronométrique
continu
discret
temps logique
synchrone
ordre partiel
non timé
expression concurrence et communication
non synchronisé
mémoire partagée
FIFO non bornée
FIFO bornée
rendez-vous
expression du parallélisme
complètement abstrait
parallélisme explicite mais décomposition implicite
pas de placement
pas de communication
pas de synchronisation
expression du parallélisme maximal
parallélisme et décomposition explicite mais placement comm et syncro implicite
parallélisme, décomposition et placement explicites mais comm et synchro implicites
parallélisme, décomposition, placement et comm explicites mais synchro implicite
tout explicite
MoCC communs
(Von Neumann)
séquentiel
temps continu
équations différentielles
MATLAB/Simulink
événements discrets
temps global totalement ordonné
problèmes de causalité
micropas
VHDL, Verilog, SystemC
FSM communicantes
Moore vs Mealy
+ Harel
hiérarchie
concurrence
non-déterminisme
plus de 20 variantes
réactif synchrone
temps basé sur des cycles
vérifier la causalité
réseaux de processus dataflow
flux de données/événements
non timé
dépendances
KPN
déterministe
SDF
ordonnancement fini statique
rendez-vous
processus séquentiels concurrents
communications à des points de synchronisation
CSP, CCS, Ada
réseaux de Petri
nombreuses variantes timées ou non
combinaisons
références
MoC_embedded_systems.pdf
MoC_in_design_process.pdf
parallel_models.pdf
Array-OL
RR-6113v2.pdf
SoC Design MoCC
Added: 2009-10-19 09:46:40
From: (Joined 2008-11-14 04:42:03)
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